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组合MOS逻辑电路
组合逻辑电路或门对多个输入变量执行布尔运算并将输出确定为输入的布尔函数，是所有数字系统的基本构建块。我们将研究简单的电路配置，例如双输入 NAND 和 NOR 门，然后将我们的分析扩展到多输入电路结构的更一般情况。
接下来，将以类似的方式呈现 CMOS 逻辑电路。我们将重点介绍nMOS耗尽型负载逻辑和CMOS逻辑电路的异同，并举例说明CMOS门的优点。在最一般的形式中，执行布尔函数的组合逻辑电路或门可以表示为多输入、单输出系统，如图所示。
以地电位为参考的节点电压代表所有输入变量。使用正逻辑约定，布尔（或逻辑）值“1”可以用 VDD 高电压来表示，布尔（或逻辑）值“0”可以用低电压 0 来表示。输出节点负载有电容CL ，它代表电路中寄生器件的组合电容。
CMOS逻辑电路
CMOS 二输入或非门
该电路由并联的n网和串联的互补p网组成。输入电压V X和V Y被施加到一个nMOS晶体管和一个pMOS晶体管的栅极。
当一个或两个输入都为高电平时，即当 n 网在输出节点和地之间创建导电路径时，p 网被切断。如果两个输入电压都很低，即n-net被截止，则p-net在输出节点和电源电压之间创建导电路径。
对于任何给定的输入组合，互补电路结构使得输出通过低电阻路径连接到V DD或接地，并且对于任何输入组合不建立V DD和地之间的DC电流路径。CMOS的输出电压，两个输入或非门将得到逻辑低电压V OL = 0和逻辑高电压V OH = VDD。开关阈值电压 V th的方程由下式给出
$$V_{th}\left ( NOR2 \right ) = \frac{V_{T,n}+\frac{1}{2}\sqrt{\frac{k_{p}}{k_{n}}\左 ( V_{DD}-\left | V_{T,p} \right | \right )}}{1+\frac{1}{2}\sqrt{\frac{k_{p}}{k_{n }}}}$$
CMOS 2 输入或非门布局
该图显示了使用单层金属和单层多晶硅的 CMOS 2 输入 NOR 门的示例布局。这种布局的特点是 -
- 每个输入有一条垂直折线
- 分别用于 N 和 P 器件的单一活性形状
- 水平运行的金属巴士
CMOS N0R2门的棒图如下图所示；它直接对应于布局，但不包含W和L信息。扩散区域用矩形表示，金属连接以及实线和圆圈分别表示接触，交叉阴影条表示多晶硅柱。棒图对于规划最佳布局拓扑很有用。
CMOS 二输入与非门
下图给出了两输入CMOS与非门的电路图。
该电路的工作原理正是CMOS双输入NOR运算。如果两个输入电压均为逻辑高电平，则由两个串联连接的 nMOS 晶体管组成的 n 网络会在输出节点和接地之间创建一条传导路径。p-net 中并联的两个 pMOS 晶体管都将截止。
对于所有其他输入组合，其中一个或两个 pMOS 晶体管将导通，而 p-net 被切断，从而在输出节点和电源电压之间创建一条电流路径。该门的开关阈值计算如下：
$$V_{th}\left ( NAND2 \right ) = \frac{V_{T,n}+2\sqrt{\frac{k_{p}}{k_{n}}\left ( V_{DD}- \left | V_{T,p} \right | \right )}}{1+2\sqrt{\frac{k_{p}}{k_{n}}}}$$
这种布局的特点如下：
- 用于输入的单多晶硅线垂直穿过 N 和 P 有源区域。
- 单个有源形状用于构建 nMOS 器件和 pMOS 器件。
- 电源总线在布局的顶部和底部水平延伸。
- 输出线水平布置，以便于连接到相邻电路。
复杂逻辑电路
NMOS 耗尽负载复合逻辑门
为了实现多个输入变量的复杂功能，为NOR和NAND开发的基本电路结构和设计原理可以扩展到复杂的逻辑门。使用少量晶体管实现复杂逻辑功能的能力是 nMOS 和 CMOS 逻辑电路最有吸引力的特性之一。以以下布尔函数为例。
$$\overline{Z=P\left ( S+T \right )+QR}$$
用于实现该功能的nMOS耗尽负载复合逻辑门如图所示。在此图中，三个驱动晶体管的左侧 nMOS 驱动器支路用于执行逻辑功能 P (S + T)，而右侧支路则执行功能 QR。通过并联两个支路，并将负载晶体管放置在输出节点和电源电压V DD之间，我们获得了给定的复函数。每个输入变量仅分配给一个驱动程序。
对电路拓扑的检查给出了下拉网络的简单设计原理 -
- OR 运算由并联驱动器执行。
- AND 运算由串联驱动器执行。
- 反转是由 MOS 电路操作的本质提供的。
如果实现该功能的电路中所有输入变量均为逻辑高电平，则由五个 nMOS 晶体管组成的下拉网络的等效驱动器（W/L）比为
$$\frac{W}{L}=\frac{1}{\frac{1}{\left ( W/L \right )Q}+\frac{1}{\left ( W/L \right ) R}}+\frac{1}{\frac{1}{\left ( W/L \right )P}+\frac{1}{\left ( W/L \right )S+\left ( W/L \右)Q}}$$
复杂 CMOS 逻辑门
n-net 或下拉网络的实现基于与 nMOS 耗尽负载复杂逻辑门相同的基本设计原理。pMOS 上拉网络必须是 n 网的双网络。
这意味着nMOS网络中的所有并联连接将对应于pMOS网络中的串联连接，并且nMOS网络中的所有串联连接将对应于pMOS网络中的并联连接。该图显示了从 n 网（下拉）图构造对偶 p 网（上拉）图的简单结构。
下拉网络中的每个驱动晶体管由ai 表示，每个节点由下拉图中的一个顶点表示。接下来，在拉图中的每个限制区域内创建一个新顶点，并且相邻顶点通过仅与下拉图中的每条边交叉一次的边连接。这个新图显示了上拉网络。
使用欧拉图方法的布局技术
该图显示了复杂功能的 CMOS 实现及其使用任意栅极排序完成的棒图，这为 CMOS 栅极提供了非常非最佳的布局。
在这种情况下，多晶硅柱之间的分离必须允许其间的扩散-扩散分离。这肯定会消耗大量额外的硅面积。
通过使用欧拉路径，我们可以获得最佳布局。欧拉路径被定义为一条不间断的路径，它恰好遍历图的每条边（分支）一次。在下拉树图和上拉树图中查找具有相同输入顺序的欧拉路径。