VLSI 设计 - 时序 MOS 逻辑电路

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逻辑电路分为两类 - (a) 组合电路和 (b) 时序电路。

在组合电路中，输出仅取决于最新输入的条件。

在时序电路中，输出不仅取决于最新的输入，还取决于较早输入的条件。时序电路包含存储元件。

时序电路分为三种类型 -

双稳态- 双稳态电路有两个稳定的工作点，并且将处于任一状态。示例 - 存储单元、锁存器、触发器和寄存器。

单稳态- 单稳态电路只有一个稳定工作点，即使它们暂时受到相反状态的干扰，它们也会及时返回到其稳定工作点。例如：定时器、脉冲发生器。

Astable - 电路没有稳定的工作点并在几种状态之间振荡。示例 - 环形振荡器。

CMOS逻辑电路

基于或非门的SR锁存器

如果置位输入 (S) 等于逻辑“1”且复位输入等于逻辑“0”。那么输出 Q 将被强制为逻辑“1”。而 $\overline{Q}$ 被强制为逻辑“0”。这意味着 SR 锁存器将被设置，无论其先前的状态如何。

类似地，如果 S 等于“0”且 R 等于“1”，则输出 Q 将被强制为“0”，而 $\overline{Q}$ 将被强制为“1”。这意味着锁存器被重置，无论其先前保持的状态如何。最后，如果输入 S 和 R 都等于逻辑“1”，则两个输出将被迫为逻辑“0”，这与 Q 和 $\overline{Q}$ 的互补性相冲突。

因此，在正常操作期间不允许这种输入组合。表中给出了基于 NOR 的 SR 锁存器的真值表。

基于或非门的CMOS SR锁存器如下图所示。

如果S等于V _OH且R等于V _OL，则并联的晶体管M1和M2都将导通。节点 $\overline{Q}$ 上的电压将呈现逻辑低电平 V _OL = 0。

同时，M3和M4均截止，从而在节点Q处产生逻辑高电压V _OH。如果R等于V _OH且S等于V _OL，则M1和M2截止并且M3和M4打开。

基于与非门的SR锁存器

图中显示了基于 NAND 的 SR 锁存器的框图和门级原理图。S和R输入端的小圆圈代表电路响应低电平有效输入信号。基于 NAND 的 SR 锁存器的真值表如表所示

如果 S 变为 0（同时 R = 1），Q 变为高电平，将 $\overline{Q}$ 拉低，锁存器进入置位状态

S = 0 则 Q = 1（如果 R = 1）

如果 R 变为 0（而 S = 1），Q 变为高电平，将 $\overline{Q}$ 拉低，并且锁存器复位

R = 0则 Q = 1（如果 S = 1）

保持状态要求 S 和 R 都为高电平。如果 S = R = 0，则不允许输出，因为这会导致不确定状态。基于NAND Gate的CMOS SR Latch如图所示。

基于与非门的耗尽型nMOS SR Latch如图所示。操作与CMOS NAND SR 锁存器类似。CMOS 电路实现具有低静态功耗和高噪声容限。

CMOS逻辑电路

时钟SR锁存器

该图显示了添加了时钟的基于 NOR 的 SR 锁存器。仅当 CLK 为高电平时，锁存器才响应输入 S 和 R。

当 CLK 为低电平时，锁存器保持其当前状态。观察 Q 改变状态 -

• 当 S 在正 CLK 期间变高时。
• 在 CLK 低电平期间 S 和 R 发生变化后，在 CLK 前沿。
• 当 CLK 为高电平时 S 中出现正毛刺
• 当 R 在正 CLK 期间变高时。

图中显示了基于时钟 NOR 的 SR 锁存器的 CMOS AOI 实现。请注意，仅需要 12 个晶体管。

• 当CLK为低电平时，N树N中的两个串联端子开路，并且树P中的两个并联晶体管导通，从而保留存储单元中的状态。

• 当时钟为高电平时，电路变成一个简单的基于 NOR 的 CMOS 锁存器，它将响应输入 S 和 R。

基于 NAND 门的时钟 SR 锁存器

电路由四个与非门实现。如果该电路用 CMOS 实现，则需要 16 个晶体管。

• 仅当 CLK 为高电平时，锁存器才会响应 S 或 R。
• 如果输入信号和 CLK 信号均为高电平有效：即，当 CLK =“1”、S =“1”且 R =“0”时，锁存器输出 Q 将被置位
• 类似地，当 CLK =“1”、S =“0”且

当 CLK 为低电平时，锁存器保持其当前状态。

时钟JK锁存器

上图显示了基于 NAND 门的时钟 JK 锁存器。SR锁存器的缺点是当S和R都为高时，其输出状态变得不确定。JK锁存器通过使用从输出到输入的反馈来消除这个问题，使得真值表的所有输入状态都是允许的。如果 J = K = 0，锁存器将保持其当前状态。

如果 J = 1 且 K = 0，则锁存器将在下一个正向时钟边沿设置，即 Q = 1，$\overline{Q}$ = 0

如果 J = 0 且 K = 1，则锁存器将在下一个正向时钟边沿复位，即 Q = 1 且 $\overline{Q}$ = 0。

如果 J = K = 1，锁存器将在下一个正向时钟边沿切换

表中给出的真值表总结了时钟控制 JK 锁存器的操作。

CMOS D 锁存器实现

D 锁存器通常由传输门 (TG) 开关实现，如图所示。输入 TG 由 CLK 激活，而锁存器反馈环路 TG 由 CLK 激活。当 CLK 为高电平时，输入 D 被接受。当 CLK 变低时，输入开路，锁存器设置为先前的数据 D。