VLSI 设计 - FPGA 技术

FPGA – 简介

FPGA的完整形式是“现场可编程门阵列”。它包含一万到超过一百万个具有可编程互连的逻辑门。可编程互连可供用户或设计人员轻松执行给定的功能。典型的FPGA芯片模型如图所示。有I/O块，它们是根据功能设计和编号的。对于逻辑级组成的每个模块，都有CLB（可配置逻辑块）。

CLB 执行赋予模块的逻辑运算。CLB和I/O块之间的互连是借助水平布线通道、垂直布线通道和PSM（可编程多路复用器）来实现的。

它所包含的CLB数量只决定了FPGA的复杂程度。CLB 和 PSM 的功能由 VHDL 或任何其他硬件描述语言设计。编程后，CLB和PSM被放置在芯片上，并通过布线通道相互连接。

就快速原型设计能力而言，门阵列 (GA)位居第二，仅次于 FPGA。虽然用户编程对于 FPGA 芯片的设计实现很重要，但金属掩模设计和处理用于 GA。门阵列的实现需要两步制造过程。

第一阶段的结果是每个 GA 芯片上都有一组未使用的晶体管。这些未提交的芯片可以存储起来以供以后定制，这是通过定义阵列晶体管之间的金属互连来完成的。金属互连的图案化是在芯片制造过程的最后完成的，因此周转时间仍然很短，为几天到几周。下图显示了门阵列实现的基本处理步骤。

典型的门阵列平台使用称为通道的专用区域，用于 MOS 晶体管的行或列之间的单元间布线。它们简化了互连。执行基本逻辑门的互连模式存储在库中，然后可以使用该库根据网表自定义未提交的晶体管行。

在大多数现代 GA 中，多个金属层用于通道布线。通过使用多个互连层，可以在有源单元区域上实现布线；这样就可以像门海 (SOG) 芯片一样去除布线通道。这里，整个芯片表面都覆盖着未使用的 nMOS 和 pMOS 晶体管。可以使用金属掩模定制相邻晶体管以形成基本逻辑门。

对于单元间布线，必须牺牲一些未使用的晶体管。这种设计风格使互连更加灵活，并且通常具有更高的密度。GA 芯片利用率是用已用芯片面积除以总芯片面积来衡量的。它比FPGA更高，芯片速度也更高。

基于标准单元的设计需要开发完整的定制掩模组。标准电池也称为多电池。在这种方法中，所有常用的逻辑单元都被开发、表征并存储在标准单元库中。

一个库可能包含数百个单元，包括反相器、NAND 门、NOR 门、复杂 AOI、OAI 门、D 锁存器和触发器。每种门类型都可以实现多个版本，以便为不同的扇出提供足够的驱动能力。反相器门可以有标准尺寸、双倍尺寸和四倍尺寸，以便芯片设计者可以选择合适的尺寸以获得高电路速度和布局密度。

每个细胞根据几个不同的表征类别进行表征，例如，

为了自动放置单元和布线，每个单元布局都设计有固定的高度，以便多个单元可以并排形成行。电源轨和接地轨与电池的上边界和下边界平行。因此，相邻单元共享公共电源总线和公共接地总线。下图是基于标准单元设计的平面图。

在全定制设计中，整个掩模设计都是全新的，无需使用任何库。这种设计风格的开发成本正在上升。因此，设计重用的概念逐渐流行起来，以减少设计周期时间和开发成本。

最难的全定制设计可能是存储单元的设计，无论是静态的还是动态的。对于逻辑芯片设计，在同一芯片上使用不同设计风格（即标准单元、数据路径单元和可编程逻辑阵列（PLA））的组合可以获得良好的协商。

实际上，设计人员进行完整的定制布局，即每个晶体管的几何形状、方向和布局。设计生产率通常很低；每个设计师通常每天需要几十个晶体管。在数字CMOS VLSI中，由于人工成本较高，几乎不采用全定制设计。这些设计风格包括存储芯片、高性能微处理器和FPGA等大批量产品的设计。