数字电路 - 锁存器

根据适合操作的触发类型，内存元件有两种类型。

锁存器通过使能信号进行操作，该信号对电平敏感。然而，触发器对边缘敏感。我们将在下一章讨论触发器。下面我们就来一一讨论SR Latch和D Latch。

SR锁存器

SR锁存器也称为Set Reset Latch。只要使能 E 保持在“1”，该锁存器就会影响输出。SR Latch的电路图如下图所示。

该电路有两个输入 S 和 R 以及两个输出 Q(t) 和 Q(t)'。上部或非门有两个输入 R 和当前状态的补码 Q(t)'，并在启用时产生下一个状态 Q(t+1)，E 为“1”。

类似地，下部 NOR 门有两个输入 S 和当前状态 Q(t)，并在启用时生成下一个状态 Q(t+1)' 的补码，E 为“1”。

我们知道，2 输入或非门会产生一个输出，当其中一个输入为“0”时，该输出是另一个输入的补码。同样，当输入之一为“1”时，它会产生“0”输出。

在任何时候，只有这两个输入应该为“1”。如果两个输入均为“1”，则下一个状态 Q(t + 1) 值未定义。

下表显示了SR锁存器的状态表。

因此，SR Latch 根据输入条件执行三种类型的功能，例如保持、设置和复位。

SR 锁存器有一个缺点。也就是说，当输入 S 和 R 均为 1 时，无法预测下一个状态值。所以，我们可以通过D Latch来克服这个困难。它也称为数据锁存器。D Latch的电路图如下图所示。

该电路具有单输入 D 和两个输出 Q(t) 和 Q(t)'。D Latch 是通过在 S amp;& R 输入之间放置反相器并将 D 输入连接到 S 从 SR Latch 获得的。这意味着我们消除了 S 和 R 具有相同值的组合。

如果 D = 0 → S = 0 & R = 1，则无论当前状态 Q(t) 值如何，下一个状态 Q(t + 1) 将等于“0”。这对应于 SR Latch 状态表的第二行。
如果 D = 1 → S = 1 & R = 0，则无论当前状态 Q(t) 值如何，下一个状态 Q(t + 1) 将等于“1”。这对应于SR Latch状态表的第三行。

下表显示了D锁存器的状态表。

D	Q(t+1)
0	0
1	1

因此，D Latch 保存数据输入 D 上可用的信息。这意味着只要使能为高电平，D Latch 的输出就会对输入 D 的变化敏感。

在本章中，我们通过提供或非门之间的交叉耦合来实现各种锁存器。同样，您可以使用 NAND 门来实现这些锁存器。